■ 고토 히로시무의Weekly 해외 뉴스 ■8 코어×8 소켓으로64 코어128 스렛드의 「Beckton 」●MP 서버CPU (을)를 강화하고 있다Intel Intel (은)는,IA-32 계의MP(Multi-Processor) 서버CPU 에 힘을 쏟기 시작하고 있다.Intel 의 서버CPU 전체의 도로지도를 보면, 명료하게 그 경향을 간파할 수 있다.Intel (은)는 현재, 데스크탑PC , 모바일PC , 볼륨 서버의3 분야에 대해서는, 거의 같은 설계의CPU (을)를 사용하고 있다.그에 대하고, 향후의MP 서버CPU (은)는,PC& 볼륨 서버 전용CPU (이)란, 크게 설계를 바꾸어CPU 코어수를 배증한 제품을 투입해 간다.
이전의Xeon MP 계CPU (은)는,PC& 볼륨 서버 전용CPU 그대로인가, 온 다이로L3 캐쉬를 더했을 뿐의CPU (이었)였다.그러나, 작년(2006 년) 의NetBurst 계MP CPU 「Dual-Core Xeon 71xx(Tulsa: Tulsa) 」에서는,CPU 설계를 크게 바꾸어 네이티브 듀얼 코어화와16MB L3 캐쉬의 탑재를 행했다.게다가CPU 전체의 물리 설계를 크게 재검토해, 소비 전력의 삭감을 도모했다. Intel 하지만 내년(2008 년) 제4 4분기에 투입한다6 코어의Dunnington( 다닝톤) (이)나,2009 년 후반에 투입한다8 코어의 「Nehalem-EX( 네하렌EX) 」도 같을 흘러에 있다.CPU (을)를 엔터프라이즈 전용으로 재설계해, 보다 많은CPU 코어와 대용량의 캐쉬를 탑재한다.금년(2007 년) 의Quad-Core Xeon 73xx(Tigerton: 타이거 톤) (은)는, 예외적으로PC 계CPU 에 가깝지만, 이것은 개발하고 있었다MP 향해 네이티브 쿠아드 코어CPU 「Whitefield( 화이트 필드) 」(이)가 캔슬이 되어 버렸기 때문이다.Tigerton (은)는 핀치힛타로, 본래의 계획에서는, 여기도MP 전용으로 설계된 멀티 코어CPU (이)가 될 것이었다.즉,Intel 하2006 해 이후는,MP 향해라CPU 의 설계에 많은 자원을 할애해, 정신을 쏟고 있다. Intel 의 서버CPU 의 이러한 설계가 나타내 보이는 의미는 명료하다.Intel (은)는, 서버CPU 의 강화에 진심으로 임하고 있다.특히,MP 플랫폼은 견고하게 굳히려 하고 있다. 무엇보다, 지금까지는,CPU 마이크로 아키텍쳐가1 세대 지연이 되기 위해, 그 효과는 그다지 나오지 않았다.예를 들면,NetBurst 마이크로 아키텍쳐의 마지막CPU 이다Tulsa (은)는,PC& 볼륨 서버가Core Microarchitecture(Core MA) (으)로 이행한 것에 등장했다.그 때문에, 임펙트가 얇았다.그러나, 향후는CPU 코어수로,PC& 볼륨 서버와MP 서버CPU (은)는 명료하게 차이가 나게 된다.그 때문에, 차이가 명확화해 갈 것이다.덧붙여서,AMD 의 네이티브오크타코아CPU 「Sandtiger( 샌드 타이거) 」의 어프로치도 같다. ●MP 향해의 칩 세트 「Boxboro 」 Intel 의 차기 마이크로 아키텍쳐 「Nehalem( 네하렌) 」에서는,CPU 같은 종류를 point-to-point로 접속하는 위상기하학으로 바뀐다.그 때문에, 종래의Intel 플랫폼과 비교하면, 유연하게 효율이 높은 멀티 프로세서 구성이 가능해진다.그것은, 특히MP(Multi-Processor) 향해의 「Nehalem-EX 」(으)로 산다.Nehalem-EX (은)는, 「Beckton( 베크 톤) 」라고 불리고 있었다CPU 그리고, 최대8 CPU 코어를 탑재해,2/4/8 소켓의 멀티 프로세서 구성을 서포트한다. Beckton (을)를 서포트하는 칩 세트는, 「Boxboro( 박스 고물) 」가 된다.Boxboro 의 스펙은,DP(Dual-Processor)/UP(Uni-Processor) 용무의 칩 세트 「Tylersburg( 타이라스바그) 」라고 매우 잘 비슷하다.36 레인의 컨피규러블인PCI Express Gen2 (을)를 갖추고 있어x4 ESI(Enterprise Southbridge Interface) 에 의해서ICH (을)를 접속할 수 있다.ESI (은)는 실제로는PCI Express Gen1 호환이기 위해,ICH (을)를 접속하지 않는다Boxboro (은)는,x4 PCI Express Gen1 인터페이스도 낼 수 있다.ESI (은)는 물리적으로는PCI Express Gen1 (와)과 거의 같은 것이라고 말해지고 있다. Boxboro 의36 레인의PCI Express Gen2 (은)는,x2/x4/x8/x16 에 자유롭게 번들 할 수 있다.예를 들면,4x8(x8 하지만4 슬롯) (와)과1x4 (이)나9x4 그렇다고 하는 편성이 가능하다. Beckton+Boxboro 베이스의 플랫폼에는 「Stoutland( 스타우트 랜드) 」라고 하는 코드네임이 붙여져 있었지만, 현재는 「Boxboro-EX 」플랫폼에 이름이 변하는 것 같다.덧붙여서,Boxboro (은)는 쿠아드 코어의IA-64 CPU 「Tukwila( 탁 위라) 」의 칩 세트 「Boxboro-MC 」로서도 사용된다.즉,Boxboro (을)를 베이스로서IA-64 (와)과IA-32 의 코먼 플랫폼이 성립한다.다만, 소켓 완전 호환은 아니라고 한다. ●8 소켓의 그르레스 구성이 가능한Beckton 아래가Nehalem-EX(Beckton) (와)과Boxboro 에 의한,8 소켓 시스템 「Boxboro-EX 8S 」구성의 예다. Beckton (은)는,CPU 에 시리아르인타코네크트 「QuickPath Interconnect(QPI) 」(을)를4 링크 갖춘다.그 때문에, 위의 위상기하학과 같이 아교 팁 없이8 소켓이 가능해진다.가장 멀다CPU 에 대해서도,2 호프로 액세스가 가능하다.QPI 의 링크수로 메모리인타페이스가 다르기 위해,Beckton (은)는 같다Nehalem 그렇지만,DP(Dual-Processor) 향해의 「Gainestown( 게인즈타운) 」(이)나UP(Uni-Processor) 향해의 「Bloomfield( 개화 필드) 」란 소켓 호환은 아니다.DP/UP 의 소켓은LGA1366 하지만,Beckton 하Socket-LS 된다.
위는8 CPU 소켓과4 IOH(I/O Hub) 팁의 구성이지만,8S 그렇지만, 이외의 구성도 가능이라고 볼 수 있다.예를 들면,IOH 의 수를 줄이는 것도 가능할 것이다.위의 구성의 경우,CPU 코어수는 합계로64 코어, 병렬 스렛드수는128 스렛드, 탑재할 수 있다DIMM 매수는DDR3 Registered DIMM(RDIMM) 하지만128 매.PCI Express 의 레인수는Gen 2 하지만108 레인,Gen1 하지만14 레인이 된다. 다만,Intel 자신은8 소켓 시스템이나 메인보드의 제공은 행하지 않는다.또,8 소켓에 대해서는, 자세한 설계 가이드등의 제공이나 바리데이션도 행하지 않는다고 한다.한정된 설계 가이드의 제공과 디버그등의 서포트 밖에 행하지 않는다.즉,8 소켓에 대해서는, 기본적으로는 시스템 벤더의 책임으로 설계해 주었으면 한다고 하는 것이Intel 의 스탠스다. ●CPU 코어수와 메모리 탑재량이 강점이 된다 아래의 그림은, 보다 일반적인4 소켓과2 소켓의Beckton 시스템 구성예다. 맨 위는4 소켓 「Boxboro-EX 4S 」(으)로2 IOH 의 구성예.이 위상기하학에서는, 각CPU 하1 호프로 서로 액세스가 가능해지고 있다.Boxboro 도QPI (을)를2 링크 갖추기 위해,2 개의Boxboro 하지만 각각4 CPU 중2 CPU (와)과 접속할 수 있다.덧붙여서,QPI 의 핀 당 전송 레이트는6.4Gtps (와)과4.8Gtps 의2 개가 서포트되고 있다.
4 소켓 구성으로3 IOH 의 구성도 가능하다.한가운데의 구성예가 그것이다.그림중에서는ICH (을)를2 개 그리고 있지만, 실제로는ICH 하1 하드웨어 파티션에 대해1 개 밖에 탑재할 수 없다.ICH (은)는, 이전에는ICH9 (을)를 서포트로 되어 있었지만, 현재는ICH10 서포트가 되고 있는 것 같다.2 소켓＋3 IOH 그리고I/O 강렬한 구성으로 하는 것도 가능하다(Intel (은)는 바리데이트 하지 않는다) . Beckton (을)를2 소켓으로 사용하는 「Boxboro-EX 2S 」의 통상의 구성은, 맨 밑의 그림이 된다.DP 판Nehalem-EP(Gainestown) (와)과의 큰 차이는,1 소켓 당의CPU 코어수가8 코어와2 배가 되는 이외에서는,Beckton 같은 종류를2 링크의QPI 그리고 접속하고 있는 점과 탑재할 수 있다DIMM 매수가 증가하는 점.Beckton 그럼 메모리인타페이스가FBD2(FB-DIMM2) 베이스가 되어, 온 마더의 메모리밧파팁에 의해 탑재할 수 있다DDR3 RDIMM 의 수가1 CPU 정답16 매가 된다.즉,2 소켓시에,CPU 코어는16 ,CPU 같은 종류의 링크 대역은2 배,DIMM 매수는2 배의32 매가 된다. DP 판 서버의Nehalem 이다Nehalem-EP(Gainestown) 의 시스템 구성은 아래의 그림의 위쪽.UP 서버의Bloomfield 의 시스템 구성은 아래의 그림의 아래 쪽이 된다.퍼포먼스PC& 볼륨 서버 전용의 칩 세트 「Tylersburg( 타이라스바그) 」패밀리와의 편성이 된다.데스크탑PC 향해의Bloomfield (은)는,Tylersburg 「Tylersburg-DT 」라는 편성으로, 거의 아래의 그림의 좌하의 구성이 된다.Tylersburg 계도ICH10 에 바뀌고 있는 것 같다.
●2009 년 제4 4분기가 전환기가 되는 서버CPU Intel 의 서버& 워크스테이션CPU 도로지도 전체를 보면, 내년(2008 년) 제4 4분기에는DP/UP 의 대부분의 분야에서 일제히Nehalem 베이스의Tylersburg 계 플랫폼으로 이행이 시작된다.Tylersburg 칩 세트의 서버& 워크스테이션 플랫폼은, 「Thurley( 서리) 」라고도 불리고 있다. 동시기에,IA-64 도,Tukwila 에의 이행이 행해진다.IA-64 (은)는 이 세대에 쿠아드 코어로 옮기게 된다.Tukwila 세대의IA-64 그럼,CPU 코어의 마이크로 아키텍쳐를 완전하게 재설계해,CPU 코어를 소형화하는 것으로보다 많은CPU 코어를 탑재할 방향으로 전환하는 일도 검토되었다.복수 명령을 바인드 한다IA-64 명령을, 일단 명령 디코더로 개개의 명령 단위에 분해.분해했다RISC 바람 명령을, 동적으로 명령 스케줄링을 행한다CPU 코어로 실행한다고 하는 라디칼인 플랜이었다.그러나, 이 계획은 빠른 단계에서 파기되어Tukwila 그럼Montecito 계의 마이크로 아키텍쳐에 가깝다CPU 코어가 사용된다고 말해지고 있다. Tukwila 그럼,FBD2 메모리인타페이스와QPI 하지만CPU 에 통합된다.그 때문에, 플랫폼도 일신 되어Boxboro-MC 칩 세트 베이스의 「Richford( 리치 포드) 」플랫폼이 된다.이 세대가 되고,Intel 하지만 꽤 전부터 서버 벤더에 약속하고 있던,IA-64 (와)과IA-32 의 플랫폼 통합이, 간신히 실현되게 된다. 한편,IA-32 계의MP 서버는 동시기에Core MA 베이스의 헤크사코아CPU 「Dunnington 」에의 이행이 행해진다.플랫폼 자체는Intel 7300 (Clarksboro) 칩 세트 베이스의 「Caneland 」(이)가 계속된다.MP 하지만Nehalem 아키텍쳐로 바뀌는 것은 약1 년 후가 되어, 아키텍쳐적으로는, 여기만이1 세대 뒤쳐진다.그 대신해,6 CPU 코어와CPU 코어수가 아래의 플랫폼보다 증가한다.역을 말하면,CPU 코어수를 늘리는 것으로, 밸런스를 취한다. 이제(벌써)1 개이행이 늦는 것은, 코스트 중시의 엔트리 서버의UP 플랫폼이다.여기도,2009 해에 「Foxhollow( 폭스하로우) 」플랫폼으로 이행할 때까지는,Core MA 인 채 머물 전망이다.같은 것은DP/UP 의 브레이드 서버에도 말할 수 있다. □관련 기사 □ 백 넘버 (2007 년10 월22 일) [Reported by 고토 홍무(Hiroshige Goto)] www.pc.watch.impress.co.jp/docs/2007/1022/kaigai395.htm
■ 고토 히로시무의Weekly 해외 뉴스 ■정체가 보여 왔다Intel 의6 코어 「Dunnington 」라고8 코어 「Beckton 」●4 코어→6 코어→8 코어와CPU 코어수를2 두개 늘린다 Intel (은)는,MP(Multi-Processor) 서버 전용CPU 의 멀티 코어화를 급속히 진행하고 간다.내년(2008 년) 의 「Dunnington( 다닝톤) 」에서는6 코어( 헤크사코아) ,2009 해의 「Beckton( 베크 톤) 」에서는8 코어( 오크타코아) (이)가 된다.어느쪽이나,MCM(Multi-Chip Module) 에 의한 패키지 레벨 멀티 코어CPU (이)가 아니고, 원칩에CPU 코어를 집적한 실리콘 레벨의 네이티브 멀티 코어CPU (이)가 된다.Intel (은)는, 쿠아드 코어 이후는,MCM 에 의한 간단하고 쉬운 멀티 코어화는 그만두어 개발 기간은 걸려도, 네이티브 멀티 코어CPU (을)를 투입할 계획으로 바꾼 것 같다. 어느MP CPU 도, 멀티 코어화 뿐만이 아니라, 대용량의 캐쉬도 탑재한다.Dunnington 그럼16MB 의 공유L3 캐쉬,Beckton 그럼24MB 의“공유 라스트 레벨 캐쉬(Shared Last Level Cache) ”(을)를 탑재한다고 한다.또,Beckton 그럼,QuickPath Interconnect(QPI) x4 라고FB-DIMM2 인터페이스 x4 (을)를CPU 에 통합한다.이 구성은,IA-64 의 쿠아드 코어CPU 「Tukwila( 탁크위라) 」라고 공통이 되어, 같은 칩 세트 「Boxboro( 박스 고물) 」(이)가 사용된다.
Intel (은)는, 거의1 해 두러MP 서버CPU (을)를 업데이트하고 있다.트랜드로서는, 볼륨 서버& 워크스테이션( 고급 지향 데스크탑) 향해라CPU 보다, 한층 더CPU 코어수를 늘린다.2 코어(2006 년) →4 코어(2007 년) →6 코어(2008 년) →8 코어(2009 년) 라고1 해에2 코어의 페이스로 증가해 간다.그 대상으로서 마이크로 아키텍쳐의 갱신은 다른 플랫폼보다1 해정도 늦는다.예를 들면, 볼륨 서버& 데스크탑에서는2008 년 제4 4분기에Nehalem( 네하렌) 아키텍쳐로 이행 하지만,MP 서버는2009 년 후반이 된다. 이제(벌써)1 개의 대상은 die size( 반도체 본체의 면적) (이)가 된다고 추정된다.NetBurst 의 듀얼 코어Xeon 「Tulsa( Tulsa) 」(은)는,65nm 프로세스로16MB 의L3 캐쉬를 탑재해435 평방mm 의 die size였다.Nehalem 베이스의Beckton (은)는, 쿠아드 코어의Nehalem 하지만 약270 평방mm 의 다이인 것을 생각하면,600 평방mm 클래스의 몬스터 팁이 된다고 추측된다. 다이가 비대화 하는 분 , 제조 코스트는 오른다.Intel (은)는, 비용 증가에 알맞을 만한 이익을 올릴 수 있는, 보다 상위의 서버 시장을, 오크타코아로 열 수 있다고 생각하고 있게 된다.또, die size를 추정하는 한,Beckton (은)는, 적어도 고급 지향 데스크탑PC 에 사용할 수 있는 die size는 아니다.만약, 데스크탑 전용으로 전용했다고 해도,1,000 달러를 크게 넘는 초고가격CPU (이)라고 자리 매김을 하게 될 것이다.
●최대로128 스렛드의 병렬성을 실현한다Beckton Beckton (은)는, 현재는 「Nehalem-EX 」(으)로 코드네임이 변경되고 있다.Beckton (은)는, 다른Nehalem 계CPU (와)과 같게45nm 프로세스로 제조되지만,CPU 코어수는8 코어가 된다.Nehalem 에는, 내년(2008 년) 제4 4분기에 투입되는 쿠아드 코어 이외에, 듀얼 코어도 있다.Nehalem (은)는,2 ~8 코어까지의 스케이라비리티를 가지게 된다. Beckton 의CPU 코어의 마이크로 아키텍쳐 자체는, 쿠아드 코어Nehalem 이다DP(Dual-Processor) 판 「Gainestown( 게인즈타운) 」라고UP(Uni-Processor) 판 「Bloomfield( 개화 필드) 」라고 같이라고 볼 수 있다.다만,Nehalem CPU 코어의 마이크로 아키텍쳐는, 아직 분명하지 않다.Nehalem 계CPU 코어는,2way 의SMT(Simultaneous Multithreading) 기능을 갖춘다.그 때문에,8 코어의Beckton (은)는,16 스렛드를 병렬하러 달리게 할 수 있다.4way MP 그럼64 스렛드,8way MP 그럼128 스렛드가 된다. Beckton (은)는 대용량의 공유 캐쉬도 탑재한다.DP/UP 판의Nehalem 하8MB 의 캐쉬를 탑재하지만,Beckton 하24MB (와)과3 배의 캐쉬를 탑재한다. Nehalem 패밀리의 캐쉬 아키텍쳐에 대해서는, 아직 자세한 것은 밝혀지지 않았다.Glenn J. Hinton( 그렌·J ·힌톤) 씨(Intel Fellow, Digital Enterprise Group, Director, IA-32 Microarchitecture Development) (은)는,IDF 그리고,Nehalem 하지만3 층의 캐쉬를 갖출 것을 밝히고 있다.Beckton 그럼,8 코어로 공유한다24MB 캐쉬 이외에,2 코어 정도로 공유하는, 보다 소용량의 캐쉬도 갖출지도 모른다.
●3 층의 캐쉬 계층을 가진다Dunnington 이것에는 근거가 있다.Beckton 의1 개전의Dunnington 의 캐쉬 계층이, 그러한 구조가 되어 있기 때문이다.Dunnington 하16MB 의 공유L3 캐쉬를 갖추지만, 그 이외에2 개의CPU 코어마다 공유한다3MB 의L2 캐쉬를 갖추고 있다.즉, 토탈로3MB ×3=9MB 의L2 라고16MB 의L3 (을)를 갖추고 있다. 계층적인 공유 캐쉬 구조가 되어 있는 이유는, 캐쉬 액세스 지연시간에 있다고 추정된다.캐쉬는 용량이 커져, 액세스 하는 코어수가 증가하는에 따라서, 액세스 지연시간이 성장하는 경향에 있다.캐쉬 지연시간은, 통상은L1 데이터로2 사이클 정도,L2 그리고7 ~20 사이클 정도로 납입한다.그렇게 하지 않으면CPU 퍼포먼스에 영향이 나와 버리기 위해라고 추정된다.그 때문에, 캐쉬를 대용량화하려고 하면, 필연적으로 캐쉬를 계층화하지 않으면 안 되게 된다. Dunnington 의 계층화 캐쉬의 이유는 거기에 있다고 추정된다.6 코어로부터의 액세스를 조정 해야 하는,16MB 의 대용량 캐쉬의 액세스 지연시간은, 아마L2 (으)로서의 허용 범위를 넘는다.그 때문에, 사이에 의해 소용량의L2 캐쉬를 사이에 두었다고 생각할 수 있다.또,3MB 두개의L2 (을)를2 개의CPU 코어로 공유하는 이유는, 캐쉬의 coherency의 문제를 경감하기 위해(때문에)라고 추정된다.L2 (을)를 각CPU 코어마다 점유로 하면, 캐쉬의 스누프와 전송의 트래픽이 너무 커진다고 판단했을 것이다. Dunnington 의 이러한 캐쉬 계층으로부터 판단하면,Beckton 의 캐쉬도 계층화 되고 있을 가능성이 높다.예를 들면,2CPU 코어마다 비교적 소용량의 공유 캐쉬를 갖추어 게다가로 전체로 공유한다24MB 캐쉬를 갖는다고 하는 구조다. 또,Beckton 이외의Nehalem 도,Dunnington (와)과 같게 캐쉬가 계층화 되고 있을지도 모르다.DP/UP Nehalem(Gainestown/Bloomfield) 하8MB 의 캐쉬를 갖추어3 층의 캐쉬 계층을 가진다고 여겨지고 있다. 이전의 기사 그럼L0 캐쉬의 가능성을 지적했지만,Dunnington (으)로부터 추측하면,4 코어로 공유한다8MB 의 캐쉬와2 코어로 공유하는 것보다 소용량의 캐쉬의 계층이 되고 있을 가능성이 높다.
●그르레스의8 소켓 구성까지를 실현 Beckton (은)는,CPU 코어와 캐시 기억 장치 이외에, 메모리콘트로라와 인타코네크트 「QuickPath Interconnect(QPI) 」콘트롤러를 실장한다.이것도,DP/UP 판Nehalem (와)과 같다.다만, 실장하는 콘트롤러의 종류나 수는 다르다. DP/UP 판Nehalem 그럼,3 채널의DDR3 메모리인타페이스(RDIMM/UDIMM 대응) (을)를 실장한다.그에 대하고,Beckton 하4 채널의FB-DIMM2(FBD2) 인터페이스를 실장한다.다만,Intel (은)는 메모리밧파팁을 메인보드상에 설치하는 것으로,DDR3 RDIMM (을)를 서포트한다.FB-DIMM2 인터페이스는 갖추지만,FB-DIMM2 자체는, 현재로서는 서포트 예정이 없다.메모리 회전에 대해서는, 별기일로 상세하게 리포트하고 싶다. DP 판의Gainestown 하지만 실장한다QPI 하2 링크,UP 판의Bloomfield 하1 링크, 그에 대해Beckton (이)가 가진다QPI 하4 링크가 되고 있다.이것은,4 소켓 구성시에, 각CPU 같은 종류가1 hop 그리고 액세스 할 수 있듯이 하기 위한(해)다.덧붙여서, 이번Beckton 그럼,Intel 하4 소켓MP 구성 뿐만이 아니라,8 소켓MP 구성도 그르레스로 가능하게 한다.8 소켓 구성에서는,CPU 사이의 액세스는 최대2 hops 된다.
□관련 기사 □ 백 넘버 (2007 년10 월18 일) [Reported by 고토 홍무(Hiroshige Goto)]
www.pc.watch.impress.co.jp/docs/2007/1018/kaigai394.htm
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■ 고토 히로시무의Weekly 해외 뉴스 ■듀얼 코어로부터 옥타코아까지 측정할 수 있는Nehalem●바리에이션이 많다Nehalem Intel 하지만 내년(2008 년) 후반에 투입하는 차기CPU 「Nehalem( 네할렘) 」은, 2 코어로부터8 코어까지의 바리에이션을 가진다.최초의Nehalem (은)는 쿼드 코어판이지만,Intel (은)는 계속해2009 연중에 듀얼 코어, 오크타코아, 한층 더GPU 통합판을 투입한다.지금까지,Intel (은)는, 다이( 반도체 본체) 레벨에서는CPU 의 바리에이션을 최소에 멈추어 왔다.그러나,Nehalem 그럼, 다른 컨피귤레이션의 다이를 적극적으로 전개한다.또, 투입하는 시장에 맞추고,CPU 코어 이외의 부분의 차별화도 도모한다.
Intel 의Patrick(Pat) P. Gelsinger( 퍼트·P ·겔 싱어) 씨(Senior Vice President and General Manager, Digital Enterprise Group) (은)는,Nehalem 의 전개에 대해 다음과 같이 말한다. 「Nehalem 그럼, 모노리식인(1 팁에 통합되었다) 쿠아드 코어판이 최초의 제품이 될 것이다.다음에,2009 해에 듀얼 코어판과8 코어판의Nehalem 도 투입한다.8 코어판은,8 개의 코어가 각각2 스렛드를 실행할 수 있는, 모노리식인1 개의 실리콘이 된다. 2009 해에는8 소켓 버젼도 제공한다.8 코어가 각각2 스렛드로, 시스템 정답8 소켓, 토탈에서는128 스렛드를 네이티브에 서포트할 수 있다.이것이2009 해의 최대의 컨피귤레이션이 된다.물론, 고객이 노드 콘트롤러를 사용하는 것으로 한층 더 대규모 컨피귤레이션을 만들 수도 있다.또,2009 해에는 그래픽스 통합판을 포함했다Nehalem 의 버젼도 제공한다」 Intel 하지만,Intel Developer Forum(IDF) 그리고 공개한 쿠아드 코어판Nehalem 하DP(Dual-Processor) 판이 「Gainestown( 게인즈타운) 」,UP(Uni-Processor) 판이 「Bloomfield( 개화 필드) 」.어느쪽이나, 네이티브 쿠아드 코어로, 종래의Core Microarchitecture(Core MA) 계와 같은, 듀얼 코어CPU (을)를2 개,MCM(Multi-Chip Module) 에 봉지한 쿠아드 코어는 아니다.2008 해의 제3 4분기 후반부터 제4 4분기 전반에 걸치고,Intel 하지만 투입할 예정의Nehalem (은)는, 이 쿠아드 코어의 다이( 반도체 본체) (이)다.
●측정할 수 있는Nehalem 그러나,Nehalem 의 다이는1 종류가 아니고,Intel 하2009 해에는, 코어의 컨피귤레이션이 다른 다이를, 적어도 한층 더3 종류 투입한다.듀얼 코어, 오크타코아,GPU 통합과 듀얼 코어와 합해 합계로4 계통의 코어 컨피귤레이션이 병존 한다.이것은,Core MA 계와의 큰 차이다.Core MA 의 제품군은, 기본적으로 듀얼 코어와 싱글 코어의2 종류의 코아콘피규와 듀얼 코어의 캐쉬SRAM 의 양을 바꾼 버젼으로 구성되어 있다.이것은,MP 향해의Xeon 7300 계(Tigerton: 타이거 톤) 도 포함한다.그것과 비교하면,Nehalem (분)편이, 다이의 바리에이션이 보다 크게 종류도 많다. Intel (은)는, 그 이유로서Nehalem 아키텍쳐가 측정할 수 있는 설계가 되어 있다고 설명한다.실제로 다이를 봐도,Nehalem 의CPU 코어가1 개단위로 블록화되고 있는 것처럼 보인다.또,Nehalem 그럼,CPU 코어군과 인터페이스 부분을 묶는 on-chip 네트워크 블록이라고 생각되는 부분도 크다.on-chip 네트워크도, 스케이라불 설계가 되어 있을 가능성이 높다.이 점이,2 개의CPU 코어가 타이트에 통합되었다Core MA (와)과는 크게 다르다.Nehalem 그럼,CPU 코어수의 증감을, 최초부터 고려해 설계한 형적이 있다. 실은Intel 도,Core MA 의 네이티브 쿠아드 코어CPU (을)를 개발하고 있었다.이것은 「Whitefield( 화이트 필드) 」(으)로,Intel 의 인도의 개발 센터가 담당하고 있었지만, 캔슬이 되고 있다.Intel 의Justin R. Rattner( 져스틴·R ·라트나) 씨(Senior Fellow, Corporate Technology Group/CTO, Intel) 에 의하면, 쿠아드 코어CPU 의 캔슬은 개발의 난항에 있었다고 한다. 「인도에서는 쿠아드 코어CPU (을)를 설계하고 있었지만, 계속 늦었다.그 때문에, 결국, 완성할 수 없다고 판단해 중지했다.문제의1 개는, 정보의 공유가 잘 되지 않았던 것으로, 설계자끼리의 제휴가 잘 되지 않고, 개발이 난항을 겪었다」(Rattner 씨) Core MA (은)는, 스케이라불에 확장하는 것이 어려운 설계이며, 그것이 한 요인이 되어Core MA (을)를 개발했다Intel 이스라엘과는 별도인 개발 부대가 쿠아드 코어 개발을 담당했다고 추측된다.그러나, 개발의 핸들링이 잘 되가지 않고,Core MA 의 쿠아드 코어는 실현되지 않았다.그에 대하고,Nehalem (은)는 최초부터 쿠아드 코어, 혹은 그 이상을 예측한 설계를 취하고 있기 때문에, 신속히 측정할 수 있는 전개가 가능하게 된다고 보여진다. Nehalem 의 이러한 특징은,AMD 의Barcelona( 바르셀로나) 계CPU (와)과 공통되고 있다.Barcelona 계도, 스케이라불에 코어 컨피귤레이션이 용이한 설계를 취하고 있다.AMD 도Intel 도, 지금까지의CPU (은)는 듀얼 코어 세대로, 듀얼 코어에 최적화 설계되고 있었다.그러나, 다음의 세대로는 어느쪽이나 멀티 코어에 최적화한다.그 때문에, 모듈러화와 스케이라비리티가,AMD (와)과Intel 에 공통된 특징이 되고 있는 것 같다. AMD (은)는 모듈러화를 위해서,CPU 의 각 모듈의 인터페이스를 깨끗하게 정의하고 있다.Intel 하지만 그러한 설계를 행하고 있을지 어떨지는 모르지만, 기본적인 어프로치는AMD (와)과 닮아 다닌 것이 될 것이다.
●Nehalem 의 메인 스트림에의 침투는 당분간 걸린다 Intel (은)는, 듀얼 코어Nehalem 도 필요로 하고 있다.쿠아드 코어Nehalem 의 die size( 반도체 본체의 면적) (은)는 약270 평방mm (이)라고 추정되기 때문이다.이것은, 메인 스트림CPU (으)로서는 고비용의 die size다.Intel 의 메인 스트림CPU (은)는, 통상,100 평방mm 받침대이며, 듀얼 코어판Nehalem (은)는 그 범위에 들어간다고 추정된다.Intel (은)는,Core MA 세대에 쿠아드 코어CPU 의 가격을 인하하고 침투를 도모하고 있다.그러나, 코스트적으로 생각하면, 메인 스트림CPU (을)를 모두 쿠아드 코어로 전환하는 것은,45nm 프로세스 세대로는 아직 불가능하다.그 때문에, 듀얼 코어가 필요하다.
이러한 배경으로부터,2008 해의 론치로부터 당분간의 사이,Nehalem (은)는, 고급 지향에 머문다고 보여진다.Intel 의Stephen L. Smith( 스티브·L ·스미스) 씨(Vice President, Director, Digital Enterprise Group Operations, Intel) (은)는, 다음과 같이 말한다. 「Nehalem 하지만 단번에(Core MA (을)를) 옮겨놓는 것이 아니라,Penryn 도 당분간은 계속한다.(Nehalem 등장 후도)Penryn (은)는, 데스크탑PC (와)과 전통적 노트PC 그럼, 메인 볼륨이 될 것이다.내년 후반의Nehalem (은)는, 고급 지향으로 시작되어, 아래에 내리는 것은 당분간 걸릴 것이다 최초의 세대의Nehalem (은)는, 서버와 워크스테이션, 고급 지향 데스크탑PC 에 적합하다.Nehalem 의 높은 기능과 퍼포먼스는, 고급 지향에서는 매력이다.그러나,Nehalem (을)를 볼륨 존으로 가져 가려면 , 보다 싸다( 시스템) 솔루션이 필요하다.메인 스트림으로 이행하려면 , Low cost 플랫폼, 즉, 다른 설계의 메인보드와 시스템 설계가 필요하게 된다. 그 의미에서는, 고급 지향과 메인 스트림에서는 설계가 다르다.그러나, 지금도OEM (은)는 다른 시장 세그먼트(segment)에 대해서, 다른 메인보드를 준비하고 있다.신칩 세트가 나오면, 필연적으로 다른 메인보드가 된다.제품 시작은 조금 복잡하게 되지만, 별 문제는 아니라고 생각하고 있다」 Nehalem 자체 뿐만이 아니라, 칩 세트측도 Low cost 솔루션이 필요하다.Intel (은)는,DP/UP(Uni-Processor) 서버& 워크스테이션과 데스크탑 전용에는, 매우 강력한 고급 지향 칩 세트 「Tylersburg( 타이라스바그) 」(을)를 준비하고 있다.Tylersburg 의 개요는 이전 게재했다 “드디어 베일을 벗는다Intel 의 차기CPU 「Nehalem 」” 그리고 리포트한 대로다. 그러나, 메인 스트림 전용의Nehalem (은)는,Tylersburg 계와는 다른 칩 세트로 커버한다.보다 Low cost인 플랫폼을 준비하고 있다.이쪽은, 종래의3 팁 솔루션(CPU+MCH+ICH) (이)가 아니고,2 팁 솔루션(CPU+IOH) (이)가 된다고 말해지고 있다. ●당분간은Nehalem (와)과Core MA 하지만 평행 다만,AMD (와)과 같은 트리플 코어판에의 파생에 대해서는,Intel (은)는 부정적이다.「트라이 코어는 쿠아드 코어로의 일드( 제품 비율) 문제이기 때문에일 것이다.특히 흥미로운 제품은 아니다」(Gelsinger 씨) .「일드상의 문제가 없다면, 트리플 코어를 제품화할 이유는 없다」(Smith 씨) 그렇다고 한다. 멀티 코어CPU 그리고, 제품 비율을 올리기 위해서 코어수를 줄이는 것은 드문 어프로치는 아니다.CPU 다이( 반도체 본체) 위에서,1 개의CPU 코어 부분에 결함(Defect) 하지만 발생하는 케이스는 있을 수 있다.그 경우, 팁상의 모든CPU 코어가 살지 않았다고 제품화할 수 없다고 하면, 그 팁은 파기 할 수 밖에 없게 된다.그런데 , 결함이 있다CPU 코어만을 무효로 하고, 다른CPU 코어를 살려 제품화한다면, 제품 비율은 비약적으로 향상한다. PLAYSTATION 3(PS3) 의Cell Broadband Engine(Cell B.E.) 하지만,8 개의SPE(Synergistic Processor Element) 중1 개를 무효로 하고 있는 것은, 확실히 그 이유로부터다.역을 말하면, 다이상의 결함이 적고, 일드가 충분히 높으면, 그러한“n-1 ”멀티 코어CPU 의 제품화는 불필요해진다.Gelsinger 씨나Smith 씨가 지적하고 있는 것은, 그것이다. Intel 의2008 년 후반 이후의CPU 계획은,Nehalem 패밀리와Core Microarchitecture(Core MA) 계의Penryn 패밀리가 병존 한다.특히, 밸류 세그먼트(segment)에서는, 현재 상태로서는Nehalem 아키텍쳐의 투입 계획은,OEM 에도 분명하지 않다.Nehalem (은)는 싱글 코어는 커버하지 않고, 그 때문에,45nm 프로세스 세대를 통해서2 계통의 마이크로 아키텍쳐가 병존 할 것으로 예상된다. 여기 몇차례의 패턴에서는,Intel 의 신CPU (은)는 등장하면 신속히 구세대로 바뀌었다.신마이크로 아키텍쳐의Core 2 계로조차, 꽤 빠른 페이스로NetBurst 계를 옮겨놓았다.그러나, 이번Nehalem 그럼,Intel (은)는, 약간 쉰 페이스를 취할지도 모른다. Nehalem 의 메인 스트림에의 침투는,Nehalem 의GPU 코어 통합판의 계획과도 관련되어 온다.기업용 데스크탑에서는GPU 코어 통합판이 필요하게 된다.이번,Nehalem 그럼 칩 세트 측에는 그래픽스는 통합하지 않고,CPU 측에 통합한다고 설명하고 있다.이것은, 종래 말해지고 있었다Nehalem 향해의 그래픽스 통합 칩 세트 「SummitLake 」의 계획과는 다르다.Nehalem 의GPU 통합에 대해서는, 다음에 리포트하고 싶다. ●모바일에서는 듀얼 코어가 주축 모바일판Nehalem 의 계획은 어떻게 되어 있을 것이다.코드네임 「Gilo( 기로) 」라고 해지는 모바일Nehalem (은)는, 퍼포먼스 노트PC (와)과 메인 스트림 노트PC 의2 세그먼트(segment)로 등장한다.모바일Nehalem (은)는, 쿠아드 코어판을 하이 퍼포먼스 노트PC 에 투입하지만, 메인 스트림은 듀얼 코어판이 된다. Intel 의Shmuel (Mooly) Eden( 무리·에덴) 씨(Vice President, General Manager, Mobile Platforms Group, Intel) (은)는, 모바일판Nehalem 의CPU 코어수에 대해 다음과 같이 말한다. 「(CPU 코어수에 대해서는) 추측할 수 있을 것이다.적어도16 코어를 노트PC 에 실을 것은 없다( 소) .실제, 나에게는,4 코어에 대해서도, 많은 유저가 사용한다고는 생각되지 않는다.확실히, 내년 후반에, 우리는 노트PC 에4 코어를 싣는다.그러나, 그것은 게임과 노트 워크스테이션을 메인에 생각하고 있다.그렇게 빨리,(4 코어가) 메인 스트림의 영역에 내려 온다고는 생각되지 않는다. 왜냐하면, 메인 스트림 노트PC (으)로의4 코어는, 나에게는 유세이지와 소프트웨어가 안보이기 때문이다.병렬도의 높은 어플리케이션은 서버 전용이어, 노트PC( 의 소프트웨어 환경) 그럼, 그렇게 많은CPU 코어는 필요가 없다.또, 코어수를 늘리는 것으로, 배터리 구동 시간을 희생하고 싶지는 않다.그 때문에,( 노트PC (으)로의)4 코어는, 당분간의 사이는 고급 지향에 머물 것이다. 4 코어를 실어 두고, 배터리 구동시에는 가동하는 코어수를 줄이는 수법도, 선택사항의1 개로서 있을 수 있다.그 손법이라면, 두꺼운 노트PC 그렇지만, 배터리 구동 시간을 연장시킬 수 있다.그러나, 그 경우에서도, 어플리케이션이 안보이는 것은 같다. 이것은,3 년전에 우리가64-bit (을)를 서포트하지 않는다Core Duo(Yonah: 요나) (을)를 공표했을 때를 생각나게 한다.그 때는, 왜64-bit (을)를 불요라고 판단했는지라고 누구나가 우리에게 (들)물었다.그러나, 오늘이라도64-bit 어플리케이션은 아직 사용하기 쉬울 단계에는 없다( 소) 」 모바일의 소프트웨어 환경에서는, 듀얼 코어까지가 필요하게 되는 범위에서, 그 때문에, 당면은 고급 지향 노트PC 이외는 쿠아드 코어는 필요가 없다고, 하는 것이Intel 의 견해다.적어도, 쿠아드 코어에, 소비 전력을 희생할 만한 가치는 찾아내지 않았다.
●모바일도TDP 레인지는 종래를 유지 또,Eden 씨는CPU 코어수 이외의 부분에도, 모바일 전용의 특별을Nehalem 에 실장할 방향을 나타냈다. 「오늘,CPU 설계의 전환은, 이전의CPU 보다 훨씬 용이하게 되어 있다.예를 들면, 오늘로는, 각 솔루션에 맞추고,CPU 코어수를 차별화할 수 있다.Nehalem (은)는 아키텍쳐적으로 변경 가능하고, 각 시장 세그먼트(segment)에 맞추어 특정의 플래이버를 더할 수 있다. 오해가 없게 첨가하면,( 어느 시장용의Nehalem 도)CPU 코어의 내부 자체는 매우 닮고 있다.그러나, 코어를 둘러싸는 안코아( 비코어) 부분의 상당수는, 시장에 의해서 다를 가능성이 있다.모바일, 데스크탑, 서버 각각 맞춘 후레바를,( 안코아 부분에서) 더할 수 있다.모바일의 후레바에 대해서는, 예를 들면, 지금까지도( 칩 세트로) 메모리콘트로라를 모바일에 특화시켜 왔다」 이번,Nehalem 하DRAM 인터페이스와 팁간 인타코네크트의QuickPath Interconnect(QPI) 인터페이스를 탑재한다.인터페이스는, 소비 전력의 삭감의 여지가 많은 부분이다.지금까지도, 모바일 플랫폼에서는, 칩 세트에 전력 절약 특별을 실어 왔다.Nehalem 세대로는,MCH 기능이CPU 에 통합되었기 때문에,CPU 의 안코아 부분에서, 전력 절약 기능을 실장하게 된다. 무엇보다,Nehalem (은)는,Core MA (와)과 비교하면CPU 코어의 사이즈가 크다.이것은,CPU 중(안)에서 논리 부분이 큰 것을 의미하고 있다.CPU 안의SRAM 부분은, 전력적으로는 리크 전류(Leakage) 에 대한 영향이 크다.그에 대한 논리 부분은, 액티브 전력에의 영향이 크다.즉,Nehalem (은)는, 원리적으로는TDP(Thermal Design Power: 열설계 소비 전력) 하지만 높아지기 쉽다.Eden (은)는,Nehalem 의 소비 전력에 대해 다음과 같이 말한다. 「우리는,(Nehalem 그렇다고 해서) 배터리 구동 시간을 희생하는 것은 바라지 않았다.Nehalem 의 노트PC 판은, 종래의 노트PC 향해라CPU (와)과 같은 전력 설계의 타겟을 상정하고 있다.거칠게 말하고, 같은 전력 설계범위에 들어간다. 이러한 일로, 사람들이 놀라지 않는 것에 대하고, 나는 반대로 놀라고 있다.Nehalem (은)는 완전하게 신마이크로 아키텍쳐로,Core 2 Duo 의 정형 수술은 아니다.높은 타겟을 실현하려 하고 있다」 Intel (은)는, 데스크탑판Nehalem 그렇지만, 최상위는130W 라고Core MA 계와 거의 같은 레벨의TDP 그리고 투입한다.DP(Dual-Processor) 향해의Gainestown 하지만130W/80W/60W 의3 단계,UP(Uni-Processor) 향해의Bloomfield 하130W/80W 판으로 투입될 전망이다.모바일에서도, 적어도 듀얼 코어판은, 종래와TDP 레벨을 가지런히 한다고 추측된다.필연적으로,Nehalem 그럼 액티브 전력을 누르기 위한 전력 절약 설계가 한층 더 진행하는지,CPU 동작 클락을 한층 더 억제하게 된다. ●IA-64 (와)과 플랫폼 호환이 된다MP 판Nehalem Nehalem (은)는 서버 사이드에서도, 비코어 부분의 컨피귤레이션이 바뀐다.MP(Multi-Processor) 판Nehalem (은)는,QuickPath Interconnect(QPI) 하지만2 링크는 아니고4 링크 실장한다.멀티 소켓간을, 최단의 패스로 묶기 위해서, 보다 많은 인타코네크트가 필요하기 때문이다.이것은, 차기IA-64 계CPU (와)과 공통된다. Intel (은)는, 작년(2006 년) ,Nehalem 세대로는,MP 구성의IA-32 계 플랫폼과IA-64 계 플랫폼이, 플랫폼 호환이 된다고 설명하고 있었다.Gelsinger 씨는, 이 플랜은, 현재도 그대로라고 말한다. 「Nehalem 그리고 공개했다QuickPath Interconnect(QPI) (은)는, 「Tukwila( 탁 위라: 차기IA-64 프로세서) 」도 이와 같이 갖춘다.Tukwila (은)는 내년말까지 양산이 스타트해,Nehalem (와)과 같이 네이티브 쿠아드 코어 설계로, 똑같이 다이레크트메모리아키테크체를 서포트한다. 우리는,4 소켓 버젼의Nehalem 그리고,4 링크의QPI 매트릭스로4 다이가 연결되는 컨피귤레이션을 나타냈다.이 컨피귤레이션으로 사용된다IOH (은)는,Tukwila 의 컨피귤레이션으로 사용한다IOH (와)과 완전히 같다.완전하게 같다IOH 의 실리콘이,Nehalem (와)과Tukwila 의 양쪽 모두의 플랫폼을 서포트한다. 다만, 양자에서는 전력 공급( 의 구조) 하지만 달라, 보드 설계도 다르다.그러니까, 소켓 호환은 아니다.그러나, 시스템 아키텍쳐적으로는 호환이다.메모리아키테크체도 공유한다.Itanium (와)과 고급 지향XEON 의 메모리아키테크체는 같게 될 것이다」 즉,MP 판Nehalem 인 「Beckton( 베크 톤) 」(은)는,Tukwila (와)과 같은 칩 세트 같은 시스템 구성이 가능해진다.Intel (은)는, 꽤 이전부터IA-32 계와IA-64 계의 통합화를 계획하고 있었다.소켓 호환의 안도2 회 정도 부상하고 있다.QPI 화에서도, 처음은IA-64 계와IA-32 계를 소켓 호환으로 하면,OEM 에는 설명하고 있었다.그러나, 이번도, 다시 소켓 호환이 아니고, 시스템 호환까지되었다. Intel 하지만 양계통의 호환화를 도모하는 이유의1 개는,IA-64 계와IA-32 계의 플랫폼을 교환 가능하게 하는 것으로, 서버 벤더의IA-64 투자의 리스크를 줄이는 것.용이하게 양호환의 서버를 만들 수 있도록(듯이) 하고,IA-64 제품 참가를 재촉하는 것이었다.역을 말하면,Intel 의 플랫폼 호환 전략은,IA-64 (을)를 얼마나 중시하고 있을지도 나타내고 있다.Intel 하지만 이 전략에 별로 주력 하지 않게 되면,IA-64 (은)는 더욱 더 기세를 꺾이게 될지도 모른다.
□관련 기사 □ 백 넘버 (2007 년10 월2 일) [Reported by 고토 홍무(Hiroshige Goto)]
http://pc.watch.impress.co.jp/docs/2007/1002/kaigai390.htm
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